RF Layout Capabilities in ADS Keysight EEsof EDA English Japanese

RF Layout Capabilities in ADSYouTube↗ IA↗(long shot)
Science & Technology 11.7K views 36 likes 1 dislikes 18 May 2016

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A lot of things can go wrong when you're doing a high frequency circuit design, and hand

色々なことがうまくいかない場合が、高周波回路デザインではよくあります。その場合、

offs between different design tools can lead to mistakes. Ideally you could perform circuit

異なるデザインツールの間のデータの受け渡しで、間違いが生じている可能性があります。理想的には、

simulation, physical layout, EM analysis, verification and manufacturing output

回路シミュレーション、物理レイアウト、電磁界解析、検証、製造データ出力のすべてを、

all within the same tool, and this can mean a faster transition from design to prototype.

同じツールで実行できれば、迅速にデザインからプロトタイプに移行できるようになります。

But there aren't many tools that can do all of this.

しかし、ほとんどのツールでは、これらのすべては実行できません。

Recent improvements to ADS layout have enabled designers who are doing circuit simulation

最近、ADSレイアウトが改善され、デザイナーは回路シミュレーションと電磁界解析だけでなく、

and EM analysis in ADS to also perform physical layout as well. Tightly coupling circuit simulation

物理レイアウトの作成もADS内でできるようになりました。緊密に回路シミュレーションと

to product manufacturing makes the development process less stressful and the insights gained can

製造向けデータ出力が連携するので、開発プロセスの負荷が低減します。さらに、得られる解析結果は

be very powerful. In this short video I'm going to illustrate

非常に有用です。このショートビデオで私が紹介するのは、

how to do RF circuit layout in ADS. If you haven't worked with our layout tool in a while,

RF回路レイアウトをADSで行う方法です。しばらくの間、キーサイトのレイアウトツールを使用していなかった方は、

I think you'll be impressed with its speed, capacity and capability.

その速度、能力、機能に驚かれると思います。

Usually, the starting point for an RF layout is a schematic, and the layout creation process

通常、RFレイアウトのスタートポイントは回路図です。レイアウトの作成プロセスを

is driven using this as a reference. For example, here's a schematic of a power amplifier

進めるために、これを基準として使用します。例えば、こちらの回路図はパワー・アンプ・

chip placed onto a 4-layer laminate package which has SMD based matching. ADS can be set

チップを4層の積層パッケージに配置したもので、 SMDベースの整合を行っています。ADSの

up to provide an interactive link from the layout view back to this reference schematic.

セットアップによって対話型のリンクを実現し、レイアウト表示を元の回路図に戻すことができます。

The key to this is a docking window which appears in layout, called differences from

機能の鍵になるのがドッキングウィンドウで、レイアウトには、Differences From Schematicという

schematic, which is kind of like a scorecard for the layout.

名前で表示されます。これはレイアウトに対する一種のスコアカードです。

In the differences scorecard, components from schematic that need to be placed in the layout

相違を示すスコアカードで、回路図のコンポーネントのうちレイアウトに配置する必要のあるものが

are listed on top. To place a component, just drag it over to the layout window. As you

リストの一番上に表示されます。コンポーネントの配置は、ドラッグしてレイアウトウィンドウに移動するだけです。

place more components, the list gets shorter. If there are extra components in layout which

次々にコンポーネントを配置していくとリストは短くなります。余分な(Extra)コンポーネントがレイアウト上にあり、それが

are not in schematic, these need to be removed or the schematic needs to be updated. If layout components

回路図上にない場合は、これらを削除するか、回路図を更新する必要があります。レイアウトコンポーネントの

have parameters which are different from their schematic counterparts, that is also reported

パラメータが対応する回路図のパラメータと異なる場合は、これもスコアカードにレポートされます。

in the scorecard. This just makes schematic based layout creation very intuitive.

この機能により、回路図に基づくレイアウト作成が、非常に直感的にできるようになります。

If the schematic is truly driving the layout, the net names in layout should then also match

回路図が真のレイアウトドリブンであれば、レイアウトのネット名は、対応する

the corresponding net names in schematic. In ADS, schematic nets are imported directly

回路図上ののネット名と一致するはずです。 ADSでは、回路図のネット名が、直接

into the layout, so it's easy to tell where the connections are -- for example I'll highlight

レイアウトにインポートされるので、どこに接続があるのかが容易にわかります。例えば、今、強調表示によって

Vcc3 in layout. This is the same net name in schematic too, which makes this easy and intuitive to understand.

Vcc3をレイアウトで選択すると、同じネット名が回路図上でも使用されているので、直感的に理解できます。

One net that's in almost every circuit is ground but this can have a different meaning

ネットの中でほぼすべての回路にあるのがグランドです。しかしグランドの意味は、

depending on if you're doing simulation or layout. In simulation, ground is a symbol but in layout,

実行するのがシミュレーションなのかレイアウトなのかで変わってきます。シミュレーションでは、グランドはシンボルです。しかしレイアウトでは、

ground is perhaps a metal plane with some clearance from nearby traces, maybe to minimize coupling.

グランドは金属プレーンで、ある程度のクリアランスを近隣トレースとの間にとって結合を最小にする必要があります。

But how can ground be both a component in schematic, something like a capacitor, and a physical

しかしどのようにして、グランドを回路図でコンポーネント（例えばキャパシタなど）として扱うのと同時に、レイアウトで

structure in layout, like a plane? For consistency, adding a ground symbol in schematic automatically

物理構造（例えばプレーンなど）として扱っているのでしょうか？整合性のために、グランドシンボルが回路図に追加されると、自動的に

names the attached net to "gnd!" For simulation purposes, this net is

接続されたネット名は"gnd!"になります。シミュレーションではこのネットは

ideal ground, and for layout, "gnd!" is another net to track. Since so many things are connected

理想的なグランドですが、レイアウトでは、"gnd!"は別のネットでトラッキング対象です。非常に多くのものがグランドに

to ground, the layout tool adds visual references -- small ground symbols to all pins on the

接続されているので、レイアウトツールは視覚的な基準として、小さいグランドシンボルをグランドネット上のすべてのピンに

ground net which are just a convention to reduce layout clutter. I want to emphasize

追加します。これは単なるルールで、レイアウトの混乱を減らすための手段です。重要なのは、

these are not physical symbols simply renaming the net will remove them.

これは物理的なシンボルではないということで、ネット名を変更しただけで消えてしまいます。

As components are placed into layout, connection lines are drawn to show incomplete nets from

コンポーネントをレイアウト内に配置すると、接続ラインが引かれ、不完全なネットが回路図に基づいて

schematic. You can click on a line to see the name of the net. Incomplete net connections

表示されます。ライン上をクリックすれば、そのネットの名前を確認できます。不完全なネット接続は、

are also tallied in the differences from schematic dialog. The goal of layout is to connect components

Differences From Schematicダイアログにもカウントされます。レイアウト作成のゴールは、コンポーネントを正しく接続する事で、

together usually though metal shapes or routed traces, to complete the net connections and

通常、金属形状や配線トレースを使用して行います。ネット接続が完成したら、

eliminate these lines. For example, when you start a trace, the net

これらのラインを除去します。例えばトレースを開始すると、対応するネットが

you're working on lights up so you can see exactly where a connection needs to be made.

明るく表示されるので、まさに、接続を作成する必要のある位置を確認できます。

Here the connection needs to go from the top metal to the backside pins, so I can change

この場合、接続は一番上の金属から裏側のピンに通す必要があるので、レイヤーを変更して、

layers and insert vias using a hottkey. Once the trace is completed, you can still go back

ビアを挿入するためにホットキーを使用します。トレースが完成したら、再び戻って、

and make adjustments for example, it's easy to slide traces, change via locations, and

調整を行います。例えば、容易にトレースをずらしたり、ビアの位置を変更したりでき、さらに、

even adjust the width all in real time. Having a solid trace router can make dense and complicated

すべての幅をリアルタイムで調整することもできます。トレース経路機能は、高密度かつ複雑な

module layout seem a lot easier than it appears. Of course, even with all that help, sometimes

モジュールレイアウトを、見た目よりも非常に簡単に作成できます。もちろん、便利な機能を使用しても、時には

you still accidentally make the wrong net connections, resulting in a short. In these

思いがけず、間違ったネット接続を行ってしまい、その結果、ショートすることもあるでしょう。

cases, a marker appears over the short circuit which indicates a place where two nets are

このような場合は、マーカーがショート回路上に表示されます。これが示す位置は、2つのネットが物理的に

physically overlapping this is inconsistent with schematic and the tool is letting you

重複する位置です。スケマティックと整合しないことを、ツールがメッセージ表示します。

know. These overlapping nets are tracked in the layout scorecard just like all of the

このような重複ネットはトラッキングされ、レイアウトスコアカードに、すべての他の

other items these are errors that need to be addressed. If you really did want to connect the traces

項目と同様に表示されます。これらのエラーは対応が必要です。また、本当にトレースどうしを接続したい場合は、

together, you can merge the nets but then you'd have to go back and adjust schematic

ネットをマージできますが、その後、スケマティックに戻って調整する必要があります。

--usually the best thing to do is the traces so that they aren't shorting together anymore.

通常、最適な対応は、配線を行うときに、これ以上ショートしないようにすることです。

Once the differences from schematic scorecard is clean, that means connections between components

Differences From Schematicスコアカードが空になれば、レイアウトのコンポーネント間の接続と

in layout are consistent with schematic. But an additional degree of rigor is needed before

回路図の整合がとれたことになります。しかし、さらに精度を上げてから、デザインを

taping out the design sometimes physical shorts can exist which are not on any pins, because

テープアウトする必要があります。時々、物理的なショートが存在するのに、どのピン上にもないことがあります。

ADS is a hierarchical layout tool. For example, I'll draw a shape over this inductor cell

これはADSが階層型のレイアウトツールだからです。例えば、私が描いている形状の下にあるインダクターセルは、

which is not touching a pin. The differences dialog won't flag any connection errors because

ピンに接触していません。Differencesダイアログには、まったく接続エラーのフラグが表示されません。

there's no pin connection, but the metal will certainly create a short which is inconsistent

ピン接続がないからです。しかし金属には、必ずショートが作成され、このために、不一致が

with the schematic. To catch this, ADS has an LVS verification

回路図との間に生じます。これを知るために、ADSはLVS検証エンジンを

engine which provides additional rigor in comparing layout vs schematic. It's called

備えていて、さらに厳格に高い精度で、レイアウトと回路図を比較します。この名称は、

components with physical nets LVS. Basically it will verify all connections between component

Components with physical nets LVSです。基本的に、すべての接続をコンポーネントピンの間で検証し、

pins and run a rigorous check of physical shorts. This tool will find an unintended

厳格なチェックを物理的なショートに対して行います。このツールによって、デザイン内の意図しない

short in your design that other approaches will not catch.

ショートを検出できますが、これは他の手法では不可能です。

ADS can even go a step farther with verification. The layout environment is capable of handling

ADSはさらに一歩進むために、検証を用いています。レイアウト環境はその機能により、

different nested technologies like an IC stacked onto a PCB. In other words, with a few easy

異なるネストテクノロジーを扱うことができます。例えば、 PCB上のスタックICなどです。つまり、非常に

steps you can take an IC designed in a GaAs process and drop it flawlessly on top of a

簡単な手順で、ICデザインをGaAsプロセスで行って、スムーズにPCBの一番上に配置できます。

PCB. You can also specify which IC layers will be accessible to the package technology.

さらに、どのICレイヤーがパッケージテクノロジーにアクセスできるのかを指定することもできます。

These are called nested layers. These are especially helpful for making connections between different

これらはネスト化レイヤーと呼ばれます。これが特に有用なのは、異なるテクノロジー間の接続をする

technologies. For multi-technology designs like this, the

場合です。このようなマルチテクノロジーの場合、

IC is usually verified separately from the package. The package connections are then

ICは、通常、パッケージから分離して検証します。パッケージの接続は、その後

verified up to the IC pins. Sometimes this handoff between IC and PCB verification is

ICピンまで検証されます。このような IC検証とPCB検証の間の受け渡しが、

a leap of faith though. With more and more complex multi-technology designs, it's not

検証無く使われてしまうことがあります。マルチテクノロジーデザインが複雑になると、

hard to imagine how two package level nets like Vcc and ground could be unintentionally

2つのパッケージレベルのネット、例えば Vccとグランドが、気付かないうちにICを介して

shorted through an IC. Maybe you placed an outdated IC version in the package. For additional

ショートする可能性があることを簡単に想像できます。古いICバージョンをパッケージに配置するかもしれません。

rigor, ADS can run a module LVS where the checker goes through nested IC metal layers

精度を上げるために、ADSはモジュールLVSを実行できます。チェッカーはネストしたICの金属レイヤー全体を

to check for physical shorts relevant to the higher package level. If somehow two nets in the

チェックして、物理的なショートを、より高いパッケージレベルまで明らかにします。何らかの2つのネットか

package, like Vcc and Ground, are shorted through metal on a chip, that is reported

パッケージ内で、例えば、Vccとグランドがチップ上のメタルを介してショートしている場合は、

as an error. You don't need an IC design kit or even a full IC schematic to run this verification.

エラーがレポートされます。ICのPDKやすべてのIC回路図がなくてもこの検証を実行できます。

Finally, lets talk about getting the layout to manufacturing. ADS can generate all types

最後に説明するのは、製造用のレイアウトの実現です。ADSは、あらゆる種類の

of standard manufacturing formats including GDS and Gerber files - -and there are even built in viewers for some formats so you can verify the manufacturing output yourself.

標準製造フォーマットを作成でき、GDSやGerber ファイルもサポートしています。さらに、 0:07:08.350,0:07:13.510 内蔵のビュワーが他の複数のフォーマットに対応しているので、製造データ出力を自分で検証できます。

One thing that's pretty important in layout is keeping things on grid. You don't ever want

レイアウトで非常に重要なことは、コンポーネントやトレースをグリッド上に維持することです。

to tape out a design where points are not on the grid because rounding errors can occur

デザインをテープアウトするときに、グリッド上にないポイントを使用したくない理由は、丸め誤差が

in manufacturing. In ADS, manufacturing grid settings can be

製造で生じるからです。 ADSでは、製造グリッドの設定を指定でき、

specified, and once enabled, the layout tool will be much more rigorous about keeping everything

これをオンにすると、レイアウトツールがより厳格に、すべてをグリッド上に維持するように

on that grid. Let's compare side by side. On the left I have

なります。並べて比較しましょう。左側に表示されている

an IC layout which has a manufacturing grid, and on the right there is no manufacturing grid

ICレイアウトは製造グリッドを指定したものです。右側は製造グリッドを指定していません。

specified. In both cases the layout grid snap is the same as manufacturing grid. Now, I'll

両方とも、レイアウトグリッドのスナップは、製造グリッドと同じです。ここで私が、

place a transmission line component on both layouts and set the length to a very small

伝送ラインコンポーネントを両方のレイアウト上に配置し、設定する長さを非常に小さい

decimal value. You'll notice that the design on the left rounds the transmission line pin

値にします。ご覧のように、左側のデザインでは伝送ラインピンが丸められて

to the manufacturing grid, while on the right the pin is pushed off the grid.

製造グリッドに合いますが、右側では、ピンが押し込まれてグリッドから外れています。

Even though it's difficult to do, in some cases, things can still go off grid like if

あまり実行しないかもしれませんが、他にも、コンポーネントやトレースがグリッドから外れる場合があります。例えば、

I rotate a shape by 45 degrees. For those rare cases, ADS has a built-in checker which

このように形状を45 °回転させた場合です。このようなまれなケースのために、ADSには内蔵チェッカーがあり、

will catch any layout objects that are off manufacturing grid. It's easy to fix these

製造グリッドから外れたすべてのレイアウトオブジェクトを検出できます。問題を修正するのも容易で、

problems, for example, by forcing an object back to the manufacturing grid.

例えば、強制的にオブジェクトを製造グリッドに戻すことができます。

So ADS can really help you to create a robust, manufacture-able design.

ADSは、まさに、信頼性の高い製造可能なデザインを作成するのに役立ちます。

To summarize, there are many capabilities in ADS which can help designers build a schematic

まとめると、多くの機能を備えたADSを使用すれば、デザイナーは、スケマティックドリブンのレイアウトを

driven layout. There is a layout docking window which tracks differences from schematic in

構築できます。レイアウト・ドッキング・ウィンドウは、回路図との相違のトラッキングを

real time. Layout Net names including ground are also synchronized and consistent with

リアルタイムに行えます。レイアウトのネット名は、グランドを含めて同期し、回路図と整合します。

schematic. Trace routing, via stitching and error markers also help with completing net

トレースの配線、ビアのステッチ、エラーマーカーも、ネット接続を完成するのに役立ちます。

connections. So this layout generation process ensures that you're building the schematic

したがって、このレイアウト作成プロセスを使用すれば、作成した回路図は、確実に

you intend to while also using the high power ADS simulation engine.

目的のものになります。さらに、高度なADS シミュレーションエンジンも使用できます。

To verify that your layout matches schematic, ADS has robust LVS checkers which can go beyond

レイアウトと回路図が一致していることを検証するために、 ADSは信頼性の高いLVSチェッカーを備えており、

the pin connections, even traversing through IC technologies to find hard to catch

ピン接続のみならず、複数のICテクノロジーを介して、捕捉が難しい物理的なショートを

physical shorts. On the fabrication side, manufacturing grid settings can ensure that

捕捉します。製造に関しては、製造グリッドを設定すれば、確実に、

your prototype will match your layout, and there are lots of exporting formats which

プロトタイプとレイアウトが一致します。さらに多くのエクスポートフォーマットが

are supported, so that the manufacturer gets the files they expect.

サポートされているので、製造時に必要なファイルが得られます。

Now you can run circuit simulation, EM, layout, verification & manufacturing output all in one place.

このように、回路シミュレーション、電磁界レイアウト、検証、製造データ出力のすべてを1か所で実行できます。

For more information about the capabilities I talked about today, plus more things that

今日、説明した機能の詳細について、さらに私が説明していないプラスαの内容について、

I didn't have time to cover like built in design-rule-checking and advanced chip-level

例えば、内蔵のデザイン・ルール・チェッカーやデバイス認識テクノロジーを用いた高度なチップレベル

LVS using device recognition technology, go to this link.

LVSについて知りたい場合は、こちらのリンクを参照してください。

Thanks for watching.

ご視聴、ありがとうございました。